形成器件和集成电路(六)

wptr33 2025-08-06 23:24 50 浏览

硅栅极型MOS：在金属栅晶体管中，在沟道形成之前，必须有一定量的电压加在金属栅上，这个电压称为“國值电压”（threshold voltage）或者叫VTO值电压是一个非常重要而且非常关键的电路参数。國值电压越低意味着更低的电源电压和更快速度的电路。

决定阈值电压的主要参数是栅极材料和在半导体中掺杂水平之间的“功函数"（work funcuon）。这种功函数通常被认为是一种电的相匹配性的。功函数越低，或值电压就越低，电路工作时要求的电源电压就越低。

对于栅极材料来说，掺杂的多晶硅比铝的功函数更低，因而它变成标准的MOS晶体管的栅极材料。下图就表明了晶体管的形成过程。多晶硅是高浓度的N型掺杂，为的是降低它的电阻率。掺杂后的多品硅作为栅极材料和电路的导线。多晶硅有耐高温的性能，不会因为后续的高温步骤而退化。

硅栅工艺的另一个优点是自对准。在金属栅工艺中，栅极氧化的区域必须在源漏极之间。为了保证栅极在源漏极之间“架桥”，考虑对准的偏差必须有交叠。这就会导致由于栅极的交叠而对源极和/或漏极产生影响。这种交叠成为不希望要的电容。在硅栅工艺中，首先形成栅极并且其作用就像一个定位源漏的掩蔽层。因此，不管栅极处于什么位置，源漏区与它都是自对准的。除了金属栅材料外，影响栅阈值电压和器件工作的其他因素有：

栅极氧化膜的厚度

栅极材料（介电常数）

源漏极之间的距离（沟道的长度）

栅极掺杂的浓度

掺杂的源漏区域侧墻的电容

在电容器部分，我们已经讨论了较小区域、高性能、高介电常数材料的发展。相同的原因也适用于MOS栅极材料。0.18um的设计对于栅极厚度要求在90-60A范围。

栅极氧化膜越薄，器件工作速度越快，阈值电压越低。现在生产的器件栅极氧化层的厚度大约是100～300A范围。技术路线图预测随着半导体设计规则进入0.35-0.18um的时代，栅氧化层的厚度将会是90-60A范围。在这样的范围内，要维持厚度的控制、无针孔栅氧化层、小面积栅区已经促使对新的栅极材料的开发。在“电容器”一节我们己经讨论过这种材料。它就是氧化膜/氮化膜的三明治结构、OTa2O3和非晶硅的薄膜堆叠。

沟道的长度也影响器件工作的速度。沟道的长度不断减小，现在已达到亚微米的范围。在自对准结构中，沟道的长度被栅条的宽度所决定。栅极的掺杂浓度影响國值电压，这是通过改变金属栅极和表面功函数来实现的。栅极掺杂是通过离子注入实现的，这种离子注入可以穿透薄氧化膜。被掺杂的源漏极的侧墻电容会降低其器件的工作速度，必须有充足的电荷积累来克服结电容的存在。

多晶硅栅极型MOS：20世纪年代，由于不能提供非污染的薄氧化膜而阻碍了MOS技术的发展。污染，特别是多种可动离子，且与场效应相互影响，这就使得栅极的性能不可靠。实际上，我们已经非常了解洁净的栅极氧化物和硅氧化物界面，正在谨慎地寻找一种栅氧化物的替代物。

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